\frameforsection[t]{
  \begin{itemize}
    \item verilog基本运算符号包括$\&,|,\~{},\hat{\;}$
    \item assign用于把一个表达式的值赋给一个变量,整个语句用来描述一个函数
    \item module块用来定义一个可复用的模块，它有输入/输出，主体构成
    \item module块也可以用来定义测试平台，此时它不包括任何输入输出参数，它的作用是实例化一个模块，并生成激励，
      保存波形到文件，向控制台输出信息
    \item 要运行测试平台，必须搭建环境，icarus verilog+gtkwave是一个轻量级的Verilog编译、仿真环境，iverilog用来
      编译.v文件，生成仿真程序文件，vvp用来执行仿真程序文件，如果测试平台中生成的波形都保存到波形文件，可进一步使用gtkwave命令查看
  \end{itemize}
}
